獎勵分：取最高分60分，計(jì)劃分給我認(rèn)為最優(yōu)秀回復(fù)的3人。
題目：將一個序列的脈沖作40:3分頻，就是每輸入40個脈沖就輸出3個脈沖的意思。
計(jì)劃結(jié)帖時間：10月15日。
祝各位同學(xué)和參與者節(jié)日快樂，并爭得高分！
網(wǎng)友評論：結(jié)果是一定要實(shí)現(xiàn)“非常準(zhǔn)確的40/3”的，不然別人不服咋辦……
網(wǎng)友評論：其實(shí)如果一般脈沖的話，只關(guān)注個數(shù)比。
用一個41位移位
寄存器，一直裝載1。
當(dāng)移到38脈沖的時候，使能一個MOS管
開關(guān)，放信號過去。放（38/39/40三個脈沖過）
然后移到第41個，關(guān)閉MOS管，整個寄存器清0，重新來。
網(wǎng)友評論：一起期待吧
我也想知道我的答案是否是最佳
網(wǎng)友評論：27#
再優(yōu)化一下這個方案。
一個40位循環(huán)移位。輸出40位，但只有一位是1，每來一個脈沖，這個1向高位移動一位，循環(huán)。
然后在13/26/39位處，并三個二極管到輸出，輸出對地拉個電阻。
網(wǎng)友評論：用單片機(jī)幾行代碼就解決問題，用電路確實(shí)蠻麻煩的！
網(wǎng)友評論：用單片機(jī)幾行代碼就解決問題，用電路確實(shí)蠻麻煩的！
new1988 發(fā)表于 2010-10-1 23:49
樓主沒給脈沖寬度，單片機(jī)不一定來得及檢測。
網(wǎng)友評論：看著那么多人提出方案，頗有意思。
可惜了，功力不夠，只能觀望咯。
待樓主給個最佳方案。期待~
網(wǎng)友評論：
國慶一個人在家閑的無聊。把我的模擬方案仿真了一下，還真能用，呵呵。 就是輸出只是尖脈沖，沒有整形。
輸入為4k的方波。輸出為每10mS三個脈沖。呵呵~
仿真三個波形為：輸入，中間的C3的積分電壓，輸出
網(wǎng)友評論：
方案2：用移位寄存器
1）40位移位寄存器由5個164組成。
2）上電時候裝載邏輯1，然后第一個脈沖輸入后將輸入A/B端鉗位到0。當(dāng)計(jì)數(shù)滿40時，又再裝載1。電容C6起到只要第一個脈沖輸入后，Mos管就永久導(dǎo)通。電阻R8/R9/R10，按照大小，對Vcc、脈沖、移位溢出強(qiáng)制優(yōu)先級。保證上電第一次R8接通AB，第一次脈沖時R9接通AB，循環(huán)溢出的時候R10接通AB。
3）所以整體是一個40的循環(huán)移位寄存器，所移位的數(shù)據(jù)只有一位1。
4）在13/26/39處分別接二極管，做或處理為一個信號，脈寬是輸入的兩倍。
5）或出來的信號再與輸入脈沖做與運(yùn)算，相當(dāng)于選通，放三個脈沖過去。
徹底完成40/3脈沖的完美分頻，脈寬一樣，就是三個脈沖的間距不一樣。
網(wǎng)友評論：收獲不小！
網(wǎng)友評論：
掙分來啦！
U1(D2)：
74HC4017,U2:
74HC00,U3:
74HC74
可由此變換出不同占空比輸出的電路，版權(quán)該是俺的！
網(wǎng)友評論：LS的電路不符合LZ的題意。
網(wǎng)友評論：lnak給出的思路變化較大，但結(jié)果還不行。
http://focus.ti.com/lit/ds/symlink/cd74hc4017.pdf
CD54HC4017, CD74HC4017
High-Speed CMOS Logic Decade Counter/Divider with 10 Decoded Outputs
Description
The ’HC4017 is a high speed silicon gate CMOS 5-stage Johnson counter with 10 decoded outputs. Each of the decoded outputs is normally low and sequentially goes high on the low to high transition clock period of the 10 clock period cycle. The CARRY (TC) output transitions low to high after OUTPUT 10 goes from high to low, and can be used in conjunction with the CLOCK ENABLE (CE) to cascade several stages. The CLOCK ENABLE input disables counting when in the high state. A RESET (MR) input is also provided which when taken high sets all the decoded outputs, except “0”, low.
The device can drive up to 10 low power Schottky equivalent loads.
網(wǎng)友評論：34樓的“mmax”跟我的想法非常雷同，在40個環(huán)狀里面取3個！讓一個”0“或者讓一個”1“始終在一個閉環(huán)里面跑，外圍知道給他CLK時鐘脈沖，及我們要分頻的頻率脈沖就可以了，但是樓主的題目沒有要求一定要在40個脈沖里面均勻輸出3個脈沖，所以相對來講應(yīng)該很多的，但是如果樓主一定要把3個脈沖均勻的分布在40個脈沖里面及（40/3）的位置，那就應(yīng)該有點(diǎn)難了！并且里面也還沒有涉及到實(shí)時性，可以不可以把整個脈沖（40個）收集好后在根據(jù)整體時間
計(jì)算輸出。。
哈哈有點(diǎn)鉆牛角尖
網(wǎng)友評論：是有點(diǎn)問題，少了半個脈沖！
看來要弄個3倍頻或6倍頻，然后用4017級聯(lián)計(jì)數(shù)到20或40再接入。
網(wǎng)友評論：題目有漏洞，沒有強(qiáng)調(diào)或說明“輸出3個脈沖”是否要等間隔輸出。
因此，可以采用任意的計(jì)數(shù)器接成40個脈沖后清零（復(fù)位），然后譯碼輸出3個間隔的1即可。
如果非要“輸出3個脈沖”必須等間隔輸出的話，則必須滿足輸入脈沖也是等間隔輸入才行。
網(wǎng)友評論：倍頻好像不行吧，LZ說了平率范圍比較寬，不能用鎖相環(huán)，倍頻好像是基于鎖相環(huán)的
網(wǎng)友評論：不用等間隔的，更簡單！
4個74hc4017級聯(lián)成40進(jìn)制計(jì)數(shù)器，任取3個輸出相或即可！
網(wǎng)友評論：來看看
網(wǎng)友評論：41# 老X好細(xì)心！
不過，我認(rèn)為這不是什么漏洞。因?yàn)?0個輸入脈沖作3分頻后是不可能連續(xù)輸出間隔均勻的脈沖的（意思是指單單作一個周期有可能，到了任意兩個相鄰周期的場合就不行了），因?yàn)?0并不是3的倍數(shù)，如果是39個脈沖作3分頻就容易了，不過，這樣也沒有什么意思了。
另一個原因是輸入脈沖的頻率不一定是固定不變的，因此，企圖進(jìn)行固定間隔輸出當(dāng)然不能實(shí)現(xiàn)。
當(dāng)然，在靜態(tài)的情況下能輸出間隔相對均勻的脈沖是好事，而且，在占空比方面盡量接近50%就更好，但這些僅僅是發(fā)揮部分，是（沒有提示之下）拉開距離之處，不是基本任務(wù)。
最后，你的方法確實(shí)能完成題目要求的基本任務(wù)，但根據(jù)上述觀點(diǎn)，還不是我現(xiàn)在知道的最理想方案。
網(wǎng)友評論：前面有人說單片機(jī)幾行程序就OK，這是一般情況。但如果遇到“特殊情況”恐怕就沒那么容易了。比如頻率超級低/高（相對于器件工作能力而言）的時候，脈沖占空比超級“變-態(tài)”的時候，是需要進(jìn)行特殊考慮的。
網(wǎng)友評論：不用等間隔的，更簡單！
4個74hc4017級聯(lián)成40進(jìn)制計(jì)數(shù)器，任取3個輸出相或即可！
lnak 發(fā)表于 2010-10-8 13:52
和老X的方案差不多。不過，更簡單的是：4017只用一片，加一片4分頻就的IC就OK，但波形不是太好。
網(wǎng)友評論：倍頻好像不行吧，LZ說了平率范圍比較寬，不能用鎖相環(huán)，倍頻好像是基于鎖相環(huán)的
zhaoyu2005 發(fā)表于 2010-10-8 09:37
是的，用鎖相環(huán)的問題在于它有捕捉區(qū)，不能適應(yīng)“過寬”的頻率范圍。
網(wǎng)友評論：學(xué)習(xí)了~！
網(wǎng)友評論：我是新手，可否嘗試40個脈沖后一次性給出3個了，
網(wǎng)友評論：離公布“參考答案”還有5天，請各位繼續(xù).....10.1開始，電腦考是鬧事，有可能公布時間不是太準(zhǔn)確，我盡量吧。
網(wǎng)友評論：我是新手，可否嘗試40個脈沖后一次性給出3個了，
gys123456 發(fā)表于 2010-10-9 16:47
當(dāng)然可以，但是不是最理想的方法，就得跟大家的比較比較才知道了。
網(wǎng)友評論：我覺的，輸入是數(shù)字脈沖，輸出也是數(shù)字脈沖，實(shí)現(xiàn)方式有兩種。
1.模擬方式，對輸入脈沖頻率幅寬不變時，使用模擬方式對輸入信號積分，容易做到等間隔數(shù)字脈沖輸出，但對輸入脈沖頻率幅寬可變時，就困難了，又不能加鎖相環(huán)，因此，模擬方式并不是較佳選擇。
2.數(shù)字方式，由于不能使用鎖相環(huán)，因此，要求輸出等間隔數(shù)字脈沖，幾乎是不可能的。如做到不等間隔數(shù)字脈沖輸出，最簡潔的方案就是，先對輸入脈沖信號進(jìn)行10分頻輸出，再對輸出的信號進(jìn)行4分頻，作為控制信號，前3個輸出放過，第4個輸出作為清0信號，重復(fù)上述過程。這個方案零件較少，較簡潔。
網(wǎng)友評論：其實(shí)很簡單，先3倍頻，然后再40分頻，就可以了。
網(wǎng)友評論：
54#
看看你如何實(shí)現(xiàn)3倍頻的？
如何實(shí)現(xiàn)使用器件盡量少，電路盡量簡單？
另，就這一思路而言，3倍頻可能要面臨超越器件工作頻率極限的問題，因此，先分頻后倍頻通常更好。
網(wǎng)友評論：只要可以用數(shù)字電路的話很簡單，直接用FPGA語言描述，然后用軟件生成數(shù)字邏輯電路，得出的完全符合的，但是用模電怎么弄，真的想了很久，沒有想到。
算法，由于沒有說三個輸出要同時，計(jì)數(shù)器先計(jì)數(shù)8，再有一個電平進(jìn)入時加1，同時輸出一次，然后把前面的數(shù)的9放進(jìn)計(jì)數(shù)器，再數(shù)到9，再進(jìn)入一個電平加1，同時輸出一次，把前面計(jì)數(shù)的19放進(jìn)計(jì)數(shù)器，計(jì)數(shù)到19，再進(jìn)一個電平輸出一次，再輸入一個電平復(fù)位成8。
意思就是兩個計(jì)數(shù)器，一個順計(jì)數(shù)，一個倒數(shù)，每次都把前面順數(shù)的計(jì)數(shù)器計(jì)的數(shù)放進(jìn)倒數(shù)器倒數(shù)，到零就輸出一次電平。
例，倒數(shù)器預(yù)置數(shù)是7，倒數(shù)到0，再來一個電平之后輸出1個電平并把順數(shù)計(jì)數(shù)器的數(shù)放入倒數(shù)器，如此類推。
8,9,18,19,38,39,40輸出三次后復(fù)位
網(wǎng)友評論：準(zhǔn)確明晚公布我的答案。希望不要被節(jié)能減排耽誤，設(shè)備也不要出問題！
網(wǎng)友評論：起個大早 結(jié)果要晚上...
網(wǎng)友評論：57#
哎，老大。
作為一個
硬件大牛。
怎么不對自己好點(diǎn)呢，搞一個猛一點(diǎn)穩(wěn)定一點(diǎn)的電腦呢。
印象中，maychang好像也用一臺非常破非常破的電腦。
多費(fèi)勁呀。
網(wǎng)友評論：我再出一個高檔方案吧：
用FPGA，用內(nèi)部CLK(200MHz)去掃描輸入脈沖。
然后根據(jù)正周期時間計(jì)到的數(shù)值，做依據(jù)處理。
可以做到完美的：等間距、3/40、脈沖等寬度跟蹤。
方案特點(diǎn)：
1）靈活，分頻倍頻都可以，可以做一個脈沖比例跟隨功能。
2）性能優(yōu)異
3）成本貴
網(wǎng)友評論：我的答案已經(jīng)公布了，詳見本版置頂帖----“國慶玩題----40∶3分頻答案”。
為實(shí)現(xiàn)自我封賞，為實(shí)行自戀需要，我給自己的帖子加了褲子，而這個褲子，要回帖這后才能觀賞～
當(dāng)然了，有更佳答案的，歡迎貢獻(xiàn)出來與大家分享，我有20分等著你呢！
網(wǎng)友評論：這個，留一筆，學(xué)習(xí)學(xué)習(xí)，要是有答案了，看看。
網(wǎng)友評論：答案已有：見61樓說明，詳見鏈接 /icview-200282-1-1.html
網(wǎng)友評論：頂起來。
